Python으로 FPGA/간단한 덧셈 합성 (CoraZ7)

Vivado로 Cora Z7 용 디자인 만들기

이미 이전까지 Vivado에서 시뮬레이션을 할 수있었습니다.
Create Block Design에서 Diagram을 만든 다음 adder 모듈을 Add Module합니다.

clk 과 rst 만 Make External

VIO를 추가하여 회로를 완성합니다.

VIO는 input이 2개, output이 4개.

입력 중 하나는 32bit

output 의 2개는32bit

연결하여 회로를 완성

xdc 추가

adder.xdc로 clk와 rst를 추가합니다.

adder.xdc

## PL System Clock
set_property -dict { PACKAGE_PIN H16   IOSTANDARD LVCMOS33 } [get_ports { clk }]; #IO_L13P_T2_MRCC_35 Sch=sysclk
create_clock -add -name sys_clk_pin -period 8.00 -waveform {0 4} [get_ports { clk }];#set

## RGB LEDs
#set_property -dict { PACKAGE_PIN L15   IOSTANDARD LVCMOS33 } [get_ports { led0_b }]; #IO_L22N_T3_AD7N_35 Sch=led0_b
#set_property -dict { PACKAGE_PIN G17   IOSTANDARD LVCMOS33 } [get_ports { led0_g }]; #IO_L16P_T2_35 Sch=led0_g
#set_property -dict { PACKAGE_PIN N15   IOSTANDARD LVCMOS33 } [get_ports { led0_r }]; #IO_L21P_T3_DQS_AD14P_35 Sch=led0_r
#set_property -dict { PACKAGE_PIN G14   IOSTANDARD LVCMOS33 } [get_ports { led1_b }]; #IO_0_35 Sch=led1_b
#set_property -dict { PACKAGE_PIN L14   IOSTANDARD LVCMOS33 } [get_ports { led1_g }]; #IO_L22P_T3_AD7P_35 Sch=led1_g
#set_property -dict { PACKAGE_PIN M15   IOSTANDARD LVCMOS33 } [get_ports { led1_r }]; #IO_L23N_T3_35 Sch=led1_r

## Buttons
set_property -dict { PACKAGE_PIN D20   IOSTANDARD LVCMOS33 } [get_ports { btn0 }]; #IO_L4N_T0_35 Sch=btn[0]
#set_property -dict { PACKAGE_PIN D19   IOSTANDARD LVCMOS33 } [get_ports { btn[1] }]; #IO_L4P_T0_35 Sch=btn[1]

톱 모듈을 만들어 합성

Create HDL Wrapper로 상단 모듈을 만듭니다. 자동으로 Set as TOP이 되므로 합성을 합니다.

이번에는 여기까지

Reference

이 문제에 관하여(Python으로 FPGA/간단한 덧셈 합성 (CoraZ7)), 우리는 이곳에서 더 많은 자료를 발견하고 링크를 클릭하여 보았다 https://qiita.com/ryos36/items/67d0e159dfbc0ba71fbc

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