Python의 FPGA/간단한 덧셈 프로그램
간단한 더하기 프로그램을 작성해보십시오.
파이썬에서 더하기 프로그램을 작성해 보겠습니다. 테스트 벤치도 만듭니다.
adder.pyfrom polyphony import testbench
def adder(a, b):
return a + b
@testbench
def test():
v = adder(1, 2)
print("v = ", v)
test()
짜증나지만 파이썬에서 실행해 봅시다.
파이썬에서 실행> python adder.py
v = 3
잘 움직였다. iverilog를 사용하는 시뮬레이터에서는 어떻습니까? polyphony의 github에있는 simu.py에서 실행해보십시오.
iverilog에서 실행> ../polyphony/simu.py adder.py
Compiling: [=========================] 100% ... printresouces
(99, 66, 2)
v = 3
170:finish
잘 된 것 같습니다. -vm 옵션으로 모니터를 할 수 있습니다.
-vm 옵션 사용> ../polyphony/simu.py -vm adder.py
Compiling: [=========================] 100% ... printresouces
(99, 66, 2)
0:adder_0_in_a= x, adder_0_in_b= x, adder_0_out_0= x
10:adder_0_in_a= x, adder_0_in_b= x, adder_0_out_0= 0
110:adder_0_in_a= 1, adder_0_in_b= 2, adder_0_out_0= 0
130:adder_0_in_a= 1, adder_0_in_b= 2, adder_0_out_0= 3
v = 3
170:finish
잘 작동하는 것 같아요. -vd 옵션으로 vcd 파일을 생성합니다.
-vd 옵션 사용> ../polyphony/simu.py -vd adder.py
Compiling: [=========================] 100% ... printresouces
(99, 66, 2)
VCD info: dumpfile test.vcd opened for output.
v = 3
170:finish
test.vcd가 완료되었습니다. gtkwave에서 살펴 보겠습니다.
잘 작동하는 것 같습니다.
Reference
이 문제에 관하여(Python의 FPGA/간단한 덧셈 프로그램), 우리는 이곳에서 더 많은 자료를 발견하고 링크를 클릭하여 보았다
https://qiita.com/ryos36/items/b3f9b89c760d19b8dae0
텍스트를 자유롭게 공유하거나 복사할 수 있습니다.하지만 이 문서의 URL은 참조 URL로 남겨 두십시오.
우수한 개발자 콘텐츠 발견에 전념
(Collection and Share based on the CC Protocol.)
from polyphony import testbench
def adder(a, b):
return a + b
@testbench
def test():
v = adder(1, 2)
print("v = ", v)
test()
> python adder.py
v = 3
> ../polyphony/simu.py adder.py
Compiling: [=========================] 100% ... printresouces
(99, 66, 2)
v = 3
170:finish
> ../polyphony/simu.py -vm adder.py
Compiling: [=========================] 100% ... printresouces
(99, 66, 2)
0:adder_0_in_a= x, adder_0_in_b= x, adder_0_out_0= x
10:adder_0_in_a= x, adder_0_in_b= x, adder_0_out_0= 0
110:adder_0_in_a= 1, adder_0_in_b= 2, adder_0_out_0= 0
130:adder_0_in_a= 1, adder_0_in_b= 2, adder_0_out_0= 3
v = 3
170:finish
> ../polyphony/simu.py -vd adder.py
Compiling: [=========================] 100% ... printresouces
(99, 66, 2)
VCD info: dumpfile test.vcd opened for output.
v = 3
170:finish
Reference
이 문제에 관하여(Python의 FPGA/간단한 덧셈 프로그램), 우리는 이곳에서 더 많은 자료를 발견하고 링크를 클릭하여 보았다 https://qiita.com/ryos36/items/b3f9b89c760d19b8dae0텍스트를 자유롭게 공유하거나 복사할 수 있습니다.하지만 이 문서의 URL은 참조 URL로 남겨 두십시오.
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