고위 합성 ~ High Level Synthesis ~ 란 무엇입니까?

고위 합성 (HLS)

높은 합성은 High Level Synthesis의 약자로 일반적으로 HLS라고합니다.
고위 합성은 C 언어 등의 동작 기술을 입력으로 하드웨어 기술 언어를 자동 생성하는 기술로
또한, 고위 합성의 일종에 어셈블리나 기계어를 입력으로 하여 하드웨어 기술 언어를 자동 생성
바이너리 합성이라는 기술도 있습니다.
간단한 이야기, 하드웨어 버전의 컴파일러입니다.

컴파일러

C를 입력하여 바이너리를 출력

고위 합성 시스템

C를 상위 레벨로 합성하여 하드웨어 설명 언어 VerilogHDL을 출력합니다.

상위 레벨 합성 시스템의 90 %가 입력으로 C, Java를 입력합니다.

고위 합성의 장점, 단점

하드웨어 설명 언어는 손으로 작성할 수 있지만 매우 어렵기 때문에 작성하는 데 시간이 오래 걸리고 디버깅도 어렵습니다.
마찬가지로 소프트웨어의 세계에서도 진심을 내면 바이너리, 어셈블리로 프로그램 할 수는 있지만, 시간이 걸리고 디버깅도 어렵지요.
따라서 장점과 단점은 컴파일러와 거의 같습니다.

장점

디버그가 비교적 편한

하드웨어 설명 언어를 이해할 필요가 없습니다

대규모 시스템을 만드는 경우, 고위 합성을 사용하는 것이 속도가 빠르다

단점

높은 수준의 합성 시스템 도구를 사용하는 방법을 배워야합니다

작은 시스템의 경우 필기가 빠르다

부분 보충.
대규모 시스템의 경우 높은 수준의 합성을 사용하는 것이 더 빠르다는 것은 컴파일러와도 같습니다.
사람이 완벽한 구현을 할 수 있다고 가정하면 어떤 경우에도 손으로 쓰는 것이 더 빠른 시스템을 만들 수 있습니다.
그러나, 사람은 완벽하지 않습니다. 최적화 처리를 고위 합성 시스템에 맡기는 것이 빠른 시스템이 됩니다.
작은 시스템의 경우, 사람도 완벽하게 이해할 수 있기 때문에 필기 쪽이 속도가 나옵니다.

유명한 고위 합성 시스템

유명한 고위 합성 시스템에는 VivadoHLS가 있습니다.
(반대로 다른 쓸 필요가 없을지도...)

고위 합성, FPGA 세계에는 두 개의 큰 회사가 있습니다.

자일링스

Intel (이전 Altera)

Intel은 Altera를 흡수하여 유명해졌습니다.
VivadoHLS는 자일링스가 제공하는 고위 합성 시스템입니다.
시뮬레이션 시스템에는 Vivado가 있으며 높은 수준의 합성을 담당하는 VivadoHLS입니다.

(FPGA는 재기록 가능한 집적 회로이며 VerilogHDL로 작성하여 회로를 설계 할 수 있습니다.)