Vivado > Add Module to Block Design > Verilog: 추가 가능 | System Verilog: 추가 불가능?

운영 환경

Windows 10 Pro (v1909) 
PYNQ-Z1 (Digilent) (以下、PYNQと表記)
PYNQ v2.5 Image
Vivado v2019.1 (64-bit)

개요

System Verilog 구현의 UART RX를 Block Design에 추가 할 수 없습니다.

Verilog는 할 수 있고 System Verilog는 추가 할 수없는 것 같습니다.

UART RX (System Verilog)

verilog~UART 통신 수신기(RX)편~

Keymale의 도연 잔디

정보 감사입니다

Add Module to Block Design

Design Sources에 .v 파일이나 .sv 파일을 생성한 후, Block Design에는 「Add Module to Block Design」컨텍스트 메뉴를 사용한다.
위의 System Verilog 구현을 추가하려고했지만 선택할 수 없습니다.

다시, 하기의 신규 파일 2종류를 작성하여 Add Module to Block Design 메뉴를 확인했다.

A. Verilog 파일

B. System Verilog 파일

Verilog 파일 : 추가 가능

Add Module to Block Design을 선택할 수 있다.

System Verilog 파일 : 추가 불가

Add Module to Block Design을 선택할 수 없습니다.

관련

When will SystemVerilog be supported in Block Design?

05-17-2019

You are right SV files are not supported in module reference, but i guess you should be able use SV in IPI with a verilog wrapper.

이와 관련이 있을까.