VHDL 언어로 임의의 시계 주기의 시연을 충족시킬 수 있는 시연 모듈을 구현한다.코드는 다음과 같습니다.
VHDL 언어로 임의의 시계 주기의 시연을 충족시킬 수 있는 시연 모듈을 구현한다.코드는 다음과 같습니다. library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity Delay is
generic(
num : integer --
);
port(
clk : in std_logic;
sig : in std_logic;
del_sig : out std_logic
);
end Delay;
architecture Delay of Delay is
signal sig_delay : std_logic_vector(num-1 downto 0) := (others =>'0');
begin
process(clk)
begin
if (clk'event and clk = '1') then
sig_delay(0) <= sig;
sig_delay(num-1 downto 1) <= sig_delay(num-2 downto 0);
end if;
end process;
del_sig <= sig_delay(num-1);
end Delay;
이 내용에 흥미가 있습니까?
현재 기사가 여러분의 문제를 해결하지 못하는 경우 AI 엔진은 머신러닝 분석(스마트 모델이 방금 만들어져 부정확한 경우가 있을 수 있음)을 통해 가장 유사한 기사를 추천합니다:
다양한 언어의 JSON
JSON은 Javascript 표기법을 사용하여 데이터 구조를 레이아웃하는 데이터 형식입니다.
그러나 Javascript가 코드에서 이러한 구조를 나타낼 수 있는 유일한 언어는 아닙니다.
저는 일반적으로 '객체'{}...
텍스트를 자유롭게 공유하거나 복사할 수 있습니다.하지만 이 문서의 URL은 참조 URL로 남겨 두십시오.
CC BY-SA 2.5, CC BY-SA 3.0 및 CC BY-SA 4.0에 따라 라이센스가 부여됩니다.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity Delay is
generic(
num : integer --
);
port(
clk : in std_logic;
sig : in std_logic;
del_sig : out std_logic
);
end Delay;
architecture Delay of Delay is
signal sig_delay : std_logic_vector(num-1 downto 0) := (others =>'0');
begin
process(clk)
begin
if (clk'event and clk = '1') then
sig_delay(0) <= sig;
sig_delay(num-1 downto 1) <= sig_delay(num-2 downto 0);
end if;
end process;
del_sig <= sig_delay(num-1);
end Delay;
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다양한 언어의 JSONJSON은 Javascript 표기법을 사용하여 데이터 구조를 레이아웃하는 데이터 형식입니다. 그러나 Javascript가 코드에서 이러한 구조를 나타낼 수 있는 유일한 언어는 아닙니다. 저는 일반적으로 '객체'{}...
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