이것은 4000엔부터 시작하는 VHDL과 탈튜링 머신의 세계로 의 속편(그 2)이 됩니다.

고위 합성 환경에서 회로 기술을 하는 것이 지금? 같지만,

나의 목표가 그들과 다른 것을 이해했기 때문에 이번은 타이틀 일부대로, VHDL 기술의 전 준비로서 짜는 논리 회로 그 자체의 복습 및 이후의 설계 소재를 기술해 보았다.

전회의 기사에 있는 고속 전환 장치의 일부인 논리 연산에 의한 증분 처리인 반가산기가 된다.

반 가산기 논리 회로도

0 ~ 2의 총 3 비트 폭 카운터를 증가시키는 회로

설명

값은 0~7까지,
각 비트를 XOR로 해당 비트의 가산 결과를 구하여 AND로 해당 비트를 가산한 결과의 자리 올림을 구한다.
1비트씩(데이터 폭분) 이것을 처리한다. 처리는 위에서 아래로, 왼쪽에서 오른쪽으로 흐른다.
녹색 라인에서 이번, 그리고 파란색 라인에서 다음 사이클에 들어가는 것을 의미한다.
A~C의 d플립플롭 회로는, 메모리나 레지스터로서 실제가 실태가 되는 상정.
처리 (아래의 설명은 모두 처리 대상 하나 = 1 논리 회로이며, 1 논리 회로가 1 비트 폭의 데이터를 처리하는 것은 아니다!)
처음 A~C의 3bit는 모두 0이며,
추가 사이클 1
1단계:
0bit째를 계산하는 1:의 XOR은 1과 0이 주어지고 결과는 1.
0비트의 자릿수 상승을 요구하는 2:의 AND에도 1과 0이 주어지고 결과는 0
2단계:
다음으로, 1bit째를 계산하는 3:의 XOR에는 2:의 0과 자신의 0이 주어지고 결과는 0.
첫 번째 비트의 증가를 찾는 4 : AND에도 0과 0이 주어지며 결과는 0입니다.
3단계:
마찬가지로, 2bit째를 계산하는 5:의 XOR에는 4:의 0과 자신의 0이 주어지고 결과는 0.
2bit째의 자릿수 상승을 요구하는 63:의 AND에도 0tp0가 주어져 결과는 0.

이 3단계를 가산 사이클분 반복

추가 사이클 1
1: 1XOR0→1 , 2: 1AND0→0
3: 0XOR0→0 , 4: 0AND0→0
5: 0XOR0→0 , 6: 0AND0→0
추가 사이클 2
1: 1XOR1→0 , 2: 1AND1→1
3: 1XOR0→1 , 4: 1AND0→0
5: 0XOR0→0 , 6: 0AND0→0
추가 사이클 3
1: 1XOR0→1 , 2: 1AND0→0
3: 0XOR1→1 , 4: 0AND1→0
5: 0XOR0→0 , 6: 0AND0→0
추가 사이클 4
1: 1XOR1→0 , 2: 1AND1→1
3: 1XOR1→0 , 4: 1AND1→1
5: 1XOR0→1 , 6: 1AND0→0
....

각각의 사이클의 1, 3, 5의 3bit가 가산된 결과가 되어 있는 것을 알 수 있다.