Vivado에서 RTL 모듈을 사용할 때 리셋 극성

RTL로 쓴 소규모 회로는 IP로 하는 것이 아니라 RTL 모듈로서 배치하는 편이 편리할 것입니다.

모듈은 IP와 달리 인터페이스 사양을 GUI로 설정할 수 없기 때문에 예상하는 것과 다른 블록 디자인 심볼이 만들어질 수 있습니다.

예를 들어, 아래 그림의 usb_reset라는 포트는 양 논리 신호이지만 원이 붙어 버립니다.


단순히 디스플레이 문제뿐만 아니라 Vivado는 어딘가에서 리셋 논리가 반대라고 Warning을 내릴 수 있습니다.

설계된 리셋 극성을 Vivado가 인식하도록 하려면 모듈의 VHDL archtecture ~ begin 사이에 attribute를 작성하면 잘 작동합니다.

architecture Behavioral of misc is
    ・・・(中略)・・・
    ATTRIBUTE X_INTERFACE_INFO : STRING;
    ATTRIBUTE X_INTERFACE_PARAMETER : STRING;
    ATTRIBUTE X_INTERFACE_PARAMETER OF usb_reset: SIGNAL IS "XIL_INTERFACENAME usb_reset, POLARITY ACTIVE_HIGH, INSERT_VIP 0";
    ATTRIBUTE X_INTERFACE_INFO OF usb_reset: SIGNAL IS "xilinx.com:signal:reset:1.0 usb_reset RST";begin

이렇게하면 usb_reset이라는 신호가 양의 논리로 인식되어 원이 사라졌습니다.