SPDIF 수신

879 단어 VerilogSPDIF
인터넷에서 찾아보시면 아래 참고 페이지가 있습니다.
수신 논리에는 다음과 같은 몇 가지 방법이 있다.
  • 데이터는 BMC로 1비트
    • 를 2펄스로 전송
  • 견본이 32비트의 하위 프레임에서 LR에 의해 64비트로 설정된 프레임
  • 데이터는 두 개의 펄스 이상의 H/L 신호가 없다. 프레임의 시작만 H 또는 L 길이의 세 개의 펄스 신호이기 때문에 그곳을 찾아라
  • 1초의 시작 수를 계산하면 샘플링 주파수를 확인할 수 있다
  • 32비트 BMC 데이터를 처음부터 디코딩
  • 32비트의 하위 프레임은 V, U, C의 각 1비트의 속성 정보를 가지고 192 프레임의 1개 블록에서 하나의 블록이 되는 24바이트(32비트 x6)의 데이터
  • 속성 정보의 C 데이터에도 샘플링 주파수
    • 가 포함되어 있음
    FPGA와 CPLD로 논리를 구현할 때 좋은 방법이 있을 수 있습니다.파는 IP도 있는 것 같은데.
    github를 찾았을 때verilog 코드를 발견했습니다.
    머리핀이 부족해서 줄였어요. 맥스 II에 구워 보세요.

    재생하면 파리티OK가 1이 되니까 제대로 움직일 거야.
    오류는 다음과 같은 상황을 고려할 수 있다
  • 패리티가 잘못되었습니다
    • .
  • 64비트가 아닌 프레임 1개
  • 헤더를 찾을 수 없음
  • 등
    • 절강대 PAT 갑급 1053
    나의 javascript 함수 체인 의 변천

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