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4

보드
4

Artiy Z7(zynq 평가판)

도구

Vivado2018.3(Windows10)

petalinux2018.3(Ubuntu 16.04)

하고 싶은 일.

FIFO에 저장된 데이터를 DDR3로 전송하기 위해 Vivado HLS에서 고위 합성을 진행했다.자세한 내용은 이미 각양각색의 사람들이 실천했으니 저쪽을 참조하세요.
전송하려는 데이터는 FIFO Generator에서 만든 FIFO에 있습니다.HLS로 제작된 IP에서 FIFO를 위주로 AXI로 유도한다.
다만, 그곳에서 FIFO의 리더는 난감한 일을 시작해서는 안 된다는 일깨움으로 미리 남겨뒀다.

FIFO Generator 및 HLS용 FIFO 커넥터

FIFO Generator의 읽기 인터페이스는 dout,rd-엔,empty 세 가지입니다.

HLS에서 다음과 같이 FIFO 인터페이스를 지정하면Generator와 같이 dout,read,empty를 지정합니다.n의 3개를 생성합니다.
#pragma HLS INTERFACE ap_fifo port=in

언뜻 보면 같은 인터페이스지만 empty의 활동은 다르다
Generator는 활성 H이고 HLS는 활성 L입니다.
이렇게 하면 상당히 빠져든다.
(그것은 신호명에 소극적인 n이 있기 때문에 자신도 눈치채지 못했다
다른 회사의 IP 파트너라면 괜찮지만 같은 Xilinx라면 인터페이스가 통일됐으면 좋겠다)

추기

관련 기사가 있어서 미리 링크했습니다.
https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/HLS-Integrator-fifo-interface/td-p/847004