시차 논리 회로 설계 실례

시차 논리 회로 설계 실례: [예1] 트리거 설계 실례

module dff( q, data, clk);
	output q;
	input data, clk;
	reg q;
	always @( posedge clk )
		begin
			q = data;
		end
endmodule

[예2].레벨 민감형 잠금 메모리 설계 실례 중 하나

module latch1( q, data, clk);
	output q;
	input data, clk;
		assign q = clk? data : q;
endmodule

[예3].위치와 복위단을 띤 레벨 민감형 잠금장치 설계 실례 2

module latch2( q, data, clk, set, reset);
	output q;
	input data, clk, set, reset;
		assign q= reset? 0 : ( set? 1:(clk? data : q ) );
endmodule

[예4].레벨 민감형 잠금 메모리 설계 실례 3

module latch3( q, data, clk);
output q;
input data, clk;
	reg q;
		always @(clk or data)
		begin
			if(clk)
				q=data;
		end
	endmodule

주의: 어떤 종합기는 경고 메시지를 보내서 당신에게 전기 민감형 잠금 메모리가 생겼다는 것을 알려 줍니다.우리가 디자인한 것은 전기 민감형 잠금 레지스터이기 때문에 이 경고 정보에 관여할 필요가 없다.
[예5].위치 이동 레지스터 설계 실례

module shifter( din, clk, clr, dout);
	input din, clk, clr;
	output [7:0] dout;
	reg [7:0] dout;
		always @(posedge clk)
			begin
				if(clr) // 
					dout = 8'b0;
				else
					begin
					dout = dout<<1; // 
					dout[0] = din; // 
					end
			end
	endmodule

[예6].8비트 계수기 설계 실례 중의 하나

module counter1( out, cout, data, load, cin, clk);
	output [7:0] out;
	output cout;
	input [7:0] data;
	input load, cin, clk;
	reg [7:0] out;
		always @(posedge clk)
			begin
				if( load )
					out = data;
				else
					out = out + cin;
			end
		assign cout= & out & cin;
		// out[7:0] 1
		// cin 1 cout
		endmodule

[예7].8비트 계수기 설계 실례 2

module counter2( out, cout, data, load, cin, clk);
	output [7:0] out;
	output cout;
	input [7:0] data;
	input load, cin, clk;
	reg [7:0] out;
	reg cout;
	reg [7:0] preout;
	// 8 
	always @(posedge clk)
		begin
			out = preout;
		end
      /**** ，
     ： ****/
 	always @( out or data or load or cin )
		begin
			{cout, preout} = out + cin;
			if(load)
				preout = data;
		end
	endmodule