Vivado IP Integrator에서 자주 사용하는 편리한 IP 코어 16선

소개

Vivado IP Integrator는 매우 많은 IP 코어를 무료로 사용할 수 있습니다.
그 중에서도 내가 자주 사용하는, 간단하게 취급할 수 있어 편리한 것만을 정리해 소개하고 싶습니다.

와이어 접속계

Concat

2개의 버스를 1개로 정리할 수 있습니다.

Slice

하나의 버스 중에서 지정된 범위만 검색할 수 있습니다.

Constant

지정된 버스 폭, 값의 정수를 출력할 수 있습니다.

논리 연산 시스템

유틸리티 벡터 로직

두 입력 사이에 논리 연산할 수 있습니다.

유틸리티 Reduced Logic

1입력으로 비트간 논리 연산을 할 수 있습니다.

산술 연산계

Adder/Subtracter

S = A ± B

Accumulator

Q = Q ± B

Multiplier

P=A*B

Multiply Adder

P=A*B+C

시계 시스템

Clocking Wizard

하나의 클럭 입력에서 여러 종류의 클럭을 생성할 수 있습니다.
예를 들어, 100MHz의 클럭을 입력하여 50MHz의 클럭, 100MHz에서 위상이 90° 어긋난 클럭, 150MHz의 클럭 등
임의로 주파수와 위상을 지정하여 생성할 수 있습니다.

버퍼 시스템

Utility Buffer

차동 입출력 버퍼나 클럭용 버퍼 등을 지정하여 사용할 수 있습니다.
차동 클럭을 외부에서 입력할 때 유용합니다.
참고 : htps : // 그럼.ぃぃ x. 코 m / 삿포 rt / 도쿠 멘 타치 온 / 우세 r_ 구이 s / j_ 우 g471_7 세리에 s_ 세이 c 치오. pdf

디버그 코어 시스템

System ILA/ILA

FPGA 내부에 통합되는 로직 애널라이저와 같은 블록입니다.
FPGA 내부의 신호가 실제 기계 작동 중에 어떤 상태에 있는지, Vivado 화면에서 볼 수 있습니다.

Virtual Input/Output

Vivado 화면에서 지정한 신호를 FPGA 내부로 출력하거나 내부 신호를 볼 수 있습니다.
리셋 버튼 대신 사용하거나 IP 코어의 파라미터를 동적으로 변경하는 데 유용합니다.

시뮬레이션 시스템

Simulation Clock Generator

블록 디자인을 시뮬레이션 할 때 클럭 소스 리셋 소스로 작동합니다.

Simulation Reset Generator

블록 디자인을 시뮬레이션할 때 리셋 소스로 작동합니다.

기타

Binary Counter

클럭을 카운트하여 Q로 출력합니다.
클럭 출력이 움직이고 있는 것을 LED에 출력해 확인하거나, 톱니파를 만들거나, 타이머에 사용하거나, 여러가지 편리합니다.

참고